Konzepte siliziumbasierter MOS-Bauelemente

Vorwort

Inhaltsverzeichnis

Abkürzungsverzeichnis

Einleitung

E.1 International Electron Devices Meeting (IEDM, USA)

E.2 International Conference on Solid State Devices and Materials (SSDM, Japan)

E.3 European Solid State Devices Research Conference (ESSDERC, Europa)

E.4 Statistische Zusammenfassung

1 Logik- und Speicherstrukturen und prinzipielles MOSFET-Verhalten

1.1 Der CMOS-Inverter für Logikschaltungen

1.1.1 NMOS- und PMOS-Inverterstrukturen

1.1.2 Das „Power-Delay”-Produkt

1.1.3 Der CMOS-Inverter

1.1.4 Aufbau von CMOS-Invertern und das Verhalten von MOS-Feldeffekt Transistoren

1.1.5 Herstellung eines lateralen MOSFETs der Technologiegeneration 0,25 m

1.1.6 Unterschiede zwischen vertikalen und lateralen MOSFETs

1.2 Silizium- und MOSFET-basierte Speicherstrukturen

1.2.1 Der DRAM

1.2.2 Der SRAM

1.2.3 Der EEPROM

1.3 Silizium-basierte Leistungs-MOSFETs

1.3.1 Grundtypen Silizium-basierter Leistungs-MOSFETs

1.3.2 Bipolartransistoren

1.3.3 Thyristoren und IG(B)Ts

2 Konzepte der CMOS-Logik und HF-Technologie

2.1 Konventionelle vertikale MOSFET-Konzepte

2.1.1 V-Graben Konzepte

2.1.2 Der V-Graben „Insulated Gate Avalanche Transistor“ (VIGAT)

2.1.3 Der V-Graben MOSFET (VMOSFET)

2.1.4 SOI-Substrate

2.1.5 Der vertikale MOSFET

2.1.6 Übersicht weiterer vertikaler MOSFET-Konzepte

2.2 Alternative vertikale MOSFET-Konzepte

2.2.1 Das Problem der Überlappkapazitäten

2.2.2 Das Problem der Grenzflächenzustandsdichten, Grenzflächenrauhigkeiten und verminderten Ladungsträgerbeweglichkeiten im vertikalen Transistorkanal

2.2.3 Lösung des Problems der Überlappkapazitäten – Der VRG-MOSFET und „Pillar“-MOSFET-Konzepte

2.2.4 Der vertikale „Pillar“-MOSFET mit einem „Silicon-On-Insulator“- Kanalgebiet (SOI-MOSFET)

2.2.5 Mögliche Lösung des Problems der Grenzflächenzustandsdichte durch „Surface Engineering“ – Oberflächenphasen

2.2.6 Lösung des Problems der geringeren Ladungsträgerbeweglichkeiten und des Problems des „floatenden“ Kanalgebietes durch „Channel Engineering“ – Der vertikale MOSFET mit verspanntem Silizium-Kanal auf SiGe (SSC-MOSFET)

2.2.7 Lösung des Problems der geringeren Ladungsträgerbeweglichkeiten und des Problems des „floatenden“ Kanalgebietes durch „Channel Engineering“ – Der vertikale „Planar-Doped Barrier“-MOSFET (PDBFET)

2.3 Vertikale MOSFET-Konzepte mit intrinsischem Kanalgebiet

2.3.1 Der vertikale „Intrinsic Channel“-MOSFET mit einem „Silicon- On-Insulator“-Kanalgebiet (IC-SOI-FET)

2.3.2 Der vertikale „Intrinsic Channel“-MOSFET mit einem „Silicon- On-Nothing“-Kanalgebiet (IC-SON-FET)

2.4 Vertikale Quanten-MOSFETs

2.4.1 Der vertikale Tunnel-FET mit MOS-Gate-gesteuertem Tunnelübergang (Tunnel-MOSFET)

2.4.2 Der vertikale „Few Electron“-Transistor (VFET) bzw. „Single Electron“-Transistor (VSET)

2.5 Quasivertikale MOSFET-Konzepte

2.5.1 Der quasivertikale „Buried Gate“-MOSFET (BG-MOSFET)

2.5.2 Der quasivertikale „Modulation Doped“ SiGe-FET (SiGe- MODFET)

2.5.4 Der quasivertikale SiGe-MOSFET mit einem „Strained- Silicon-On-Insulator“ Kanalgebiet (SiGe-SSOI-MOSFET)

2.5.5 Der „Atomic Layer Deposition“-MOSFET (ALD-MOSFET)

2.5.6 Der quasivertikale „Intrinsic Channel“-MOSFET mit einem „Silicon-On-Nothing“-Kanalgebiet (IC-SON-FET)

3 Auf vertikalen bzw. quasivertikalen Transistoren basierende Speicher

3.1 Vertikale DRAM-Konzepte

3.1.1 Die „Buried-Source VMOSFET“ DRAM-Zelle (VMOSDRAM- Zelle)

3.1.2 Die „Surrounding Gate Transistor“ DRAM-Zelle (SGTZelle)

3.1.3 Die „Vertical Access Transistor and Buried Strap“ DRAM-Zelle (VERIBEST-Zelle)

3.1.4 Die „Fully-Depleted Surrounding Gate Transistor“ DRAM-Zelle (FD-SGT-Zelle)

3.2 Vertikale und quasivertikale SRAM-Konzepte

3.2.1 Vertikale und quasivertikale Transistoren für 6-Transistor- SRAM-Zellen

3.2.2 Die quasivertikale Thyristor-basierte SRAM-Zelle (TRAM- Zelle)

3.2.3 Die vertikale SRAM-Zelle basierend auf einer bistabilen Diode (BD-SRAM-Zelle)

3.3 Vertikale und quasivertikale Konzepte nicht-flüchtiger Speicher (NVM-Konzepte)

3.3.1 Die TMOSFET-ROM-Zelle (TMOS-Zelle)

3.3.2 Die „Record-On-Silicon“ ROM-Zelle (ROS-Zelle)

3.3.3 Die V-Graben EEPROM-Zelle (VEEPROM-Zelle)

3.3.4 Die „3D Sidewall“ Flash-EPROM-Zelle (SF-EPROM-Zelle)

3.3.5 Die „Stacked-Surrounding Gate Transistor“ Flash-EPROM-Zelle (SSGT-Zelle)

3.3.6 Der „Scalable Two-Transistor Memory” (STTM-Zelle)

4 Vertikal- und Quasivertikalkonzepte Siliziumbasierter Leistungs-MOSFETs

4.1 Konzepte vertikaler Leistungs-MOSFETs

4.1.1 Der vertikale V- bzw. U-Graben Power-MOSFET (Power- (V/U)MOSFET)

4.1.2 Der vertikale „Insulated Gate“ GTO-Thyristor (GTO-IGT)

4.1.3 Der vertikale „Insulated Gate Bipolar Transistor“ (IGBT)

4.1.4 Der vertikale „Planar Doped Barrier“ Power-MOSFET (Power-PDBFET)

4.1.5 Der vertikale Power-UMOSFET mit „Common Source“

4.2 Konzepte quasivertikaler Leistungs-MOSFETs

4.2.1 Der quasivertikale „Vertical Drain“ Power-MOSFET (VDPower- MOSFET)

4.2.2 Der „Double-Diffused/Implanted“ (SOI-)Power-MOSFET ((SOI-)DMOS)

4.2.3 Der quasivertikale „Depletion Mode“ V-Graben Power- MOSFET (DM-Power-VMOSFET)

4.2.4 Der quasivertikale „Insulated Gate Thyristor“ (IGT)

4.2.5 Der quasivertikale CoolMOS

4.2.6 Der quasivertikale „Oxide-Bypassed“ DMOS (OBDMOS)

Nachwort

Quellen und Literaturverzeichnis